Quartusで遊ぼう (8)：新適当マイコン電子工作研究所：So-netブログ

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Quartusで遊ぼう (8)　[プログラム三昧] [編集]

Verilog の代入には、 <= と = の二種類が使われています。これって、何が違うんでしょうかね。

どっちが早い？

以下は、トランジスタ技術誌にあった mStack モジュールを一部書き直したものです。

  always@(posedge clk or posedge reset) begin
    if(reset) begin
        stack1 <= 9'h0;
        stack2 <= 9'h0;
    end else if(Q) begin
      if (push) begin
        stack1 <= datain;
        stack2 <= stack1;
      end else if(pull) begin
        stack1 <= stack2;
        stack2 <= 9'h0;
      end
    end
  end

"push" がアサートされると、 datain の値が stack1 に代入され、さらに stack1 の値が stack2 に代入されています。通常の C などの言語では、 stack1 にも stack2 にも datain の値が代入されますが、この例では、そうはなりません。

このノンブロッキング代入と呼ばれる代入文は、代入のきっかけとなる事象（この場合には "clk" の立ち上がり）以前の値を使って右辺を計算し、すべての右辺値の計算が終わってから実際の代入を行います。そのため、この HDL で "push" がアサートされたときには、 datain の値が stack1 に代入され、それまで stack1 に入っていた値が stack2 に入るというシフト・レジスタ状の動作をします。

RTLレベルでシミュレーションを行うと、こうなりました。 "push" がアサートされているタイミングで、 stack1 と stack2 の値がそれぞれ変化する様子がわかります。

ブロッキング代入を使ったら

それでは、ノンブロッキング代入の代わりにブロッキング代入を使ったら、どうなるでしょうか。

    :
        stack1 = 9'h0;
        stack2 = 9'h0;
    end else if(Q) begin
      if (push) begin
        stack1 = datain;
        stack2 = stack1;
      end else if(pull) begin
        stack1 = stack2;
        stack2 = 9'h0;
    :

RTL レベルでシミュレーションを行うと、こうなりました。 "push" がアサートされた時の動作を見ると、 datain の値が stack1 と stack2 に突き抜けているのがわかります。実際の回路では、レーシングと呼ばれる現象です。

論理合成ではエラーが出ない

設計者にとっては、レーシングを起こす回路は誤りと認識されるのですが、機械にはわかりません。そのため、論理合成時にはエラーが出ず、 stack1 と stack2 に datain の値が代入される HDL 記述どおりの回路ができてしまいます。

こればかりは、しっかりとテスト・パターンを書いて検証して気をつけるしかなさそうです。

参考文献

トランジスタ技術 (Transistor Gijutsu) 2008年 12月号 [雑誌]

作者:
出版社/メーカー: CQ出版
発売日: 2008/11/10
メディア: 雑誌

付録 : 「Quartus で遊ぼう」索引

Quartus で遊ぼう (1): Altera の EPM2210F324 が話題になっているので、私も使ってみました。ただし、ハードウェアは購入していないので、ソフトウェアで遊んだだけです。
Quartus で遊ぼう (2): 「Quartus で遊ぼう」の二回目は、組み合わせ論理回路の合成を調べます。
Quartus で遊ぼう (3): 論理合成後の状態を表示してくれるツールを探しました。
Quartus で遊ぼう (4): 前回作成した4値のアップ・ダウンカウンタで論理合成後に使われているフリップ・フロップは、何個（何ビット）でしょうか？
Quartus で遊ぼう (5): 今回は、ワン・ホット・コードを使ったステート・マシンでグリッチが発生すかどうかを観測します。
Quartus で遊ぼう (6): トランジスタ技術誌に「リセット信号生成回路」のHDL記述がありました。この記述は、ちょっともったいないですよ。
Quartus で遊ぼう (7): トランジスタ技術誌に書かれていたインストラクション・デコーダは、３項演算子が連なっていました。もっと、別の書き方はできないかな。
Quartus で遊ぼう (8): Verilog の代入には、 <= と = の二種類が使われています。これって、何が違うんでしょうかね。
Quartus で遊ぼう (9): 2進数の足し算で、キャリーを取り出したい時、どうしましょうか。
Quartus で遊ぼう (10): 作らせてみました。リップル・キャリーカウンタ。
Quartus で遊ぼう (11): 先ごろ、請求していた"DVD"が届きました。